铁电器件，大有可为

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在与集成电路制造兼容的材料中发现铁电性引发了人们对铁电器件的兴趣。

铁电体是具有永久极化的材料，其方向可以通过施加场来切换。这种极化可用于提高或降低晶体管的阈值电压，如 FeFET，或可改变结的隧穿电阻，如铁电隧道结 。更传统的 DRAM 设计还可以利用铁电性来改变存储电容器的介电常数。铁电性材料科学(特性如何取决于成分、晶体结构和加工)在所有这些应用中都起着关键作用。为了使铁电设备具有商业可行性，业界需要更好地了解这些关系。

铁电体和 DRAM

DRAM 与 CMOS 器件一样，面临着减小电介质厚度和最小化漏电流之间的矛盾。增加存储电容器的介电常数有助于实现这种平衡。

铁电铪锆氧化物 具有高介电常数和可接受的低漏电流。然而，尽管铪氧化物栅极电介质是非晶态的，但 HZO 的性质与材料的晶体结构息息相关。为了成功缩小 HZO 电介质的规模，制造商需要纳米级结构控制，这是一项艰巨的加工挑战。

在钙钛矿铁电体)中，晶体结构主要由成分决定。在一篇综述中，韩国科学技术院 (KAIST) 的 Minhyun Jung 及其同事解释说，钙钛矿遵循 ABO 3模式，其中 A 原子位点与氧离子杂化以稳定铁电行为。(?1) B 原子影响菱面体和四方晶相之间的能量差异。相比之下， HfO 2和 ZrO 2具有萤石结构 AB 2。铁电性来自由于离子运动而对晶体 a 轴产生的张力。

他们表示，在高 Hf 浓度下，平衡相为单斜晶，具有顺电行为。在高 Zr 浓度和高温下，会出现反铁电四方相。在这两个极端之间可以看到正交铁电相，但薄膜厚度、温度以及电场的存在与否都会影响相变。

当 HZO 用于 DRAM 存储电容器时，目标是最大化介电常数，而不一定是极化。根据 Jung 的说法，这个最大介电常数发生在准同型相边界 附近，该边界位于四方相和正交相之间。在两者之间的成分边界处，大约 Hf0.3 Zr0.7 O2，阻止相变的能量屏障非常低。电场足以使材料在铁电和反铁电行为之间切换。介电常数和压电常数都会急剧增加。

氧空位和铁电存储器

相比之下，铁电存储器)依赖于铁电极化。例如， FeFET使用与传统电介质串联的铁电体作为栅极电容器。铁电极化充当永久栅极偏置，根据极化状态，可为正或负。该偏置会提高或降低阈值电压。存储器窗口(V tlo和 V thi值之间的差值)随着铁电体的极化密度而增加。

通常，薄的 HZO 层是通过 ALD 沉积的，使用 HfO2、ZrO2和H2O前体。为了控制成分和由此产生的晶体结构，制造商会改变前体循环的比例。在去年 12 月的 IEEE 电子设备会议上展示的一项研究中，中国科学院的蒋鹏飞和同事发现，6:6 的 Hf:Zr 循环比可产生最大的初始极化。四方相 ZrO2核有助于促进铁电正交相的形成。不过，HF:Zr 比率并不是全部。氧空位会对萤石和钙钛矿材料的性质产生巨大影响。imec 的 Sergiu Clima 和同事解释说，氧空位会破坏局部对称性，从而改变载流子运动和相变的动力学障碍。

最近，北京理工大学的赵泽福及其同事发现，低氧空位浓度有利于形成正交相，而高浓度有利于形成四方相。不出所料，氧等离子退火降低了氧空位的浓度。然而，等离子退火也会造成表面损伤。相反，韩国科学技术研究院的另一个研究小组使用了相对较低的退火温度，但压力较高，从而形成了表面损伤较少、夹层较薄的铁电相。

沉积基片还可作为 HZO 结晶的模板。Zhao 解释说，由于立方 TiN 与正交 ZrO2的晶格失配较大，因此非晶态 TiN 实际上可以作为更好的底层。由于 TiN 的结晶度会随着厚度的增加而降低，因此更薄的层是首选。此外，使用 CMP 来创建平坦的沉积表面可以得到更好的 HZO 膜，并具有更高的击穿场。

缺陷和设备可靠性

依赖于铁电开关的设备通常需要“唤醒”周期来激活铁电材料。虽然更薄的层是可取的，因为它们通常更容易切换，但它们也往往需要更高的唤醒电压。一个台湾研究小组同时使用实验和建模研究来寻找 FTJ 中唤醒行为的原因，其中载流子隧穿取决于铁电极化方向。在制造好的设备中，他们发现界面层的捕获和去捕获会阻止载流子到达铁电体，从而抑制开关。一旦积累了足够的电荷，界面层的软击穿就会消除这种抑制。然后设备行为仅反映铁电体。在较薄的设备中，界面层相应较厚，因此唤醒效应更严重。

由于氧空位充当电荷陷阱，它们在器件耐久性和记忆保持性方面也发挥着重要作用。铁电材料与其他材料界面处的氧空位是捕获行为的特别重要的因素。块体材料中产生的空位需要时间迁移到界面。正因为如此，关锋和复旦大学的同事认为，耐久性和保持性测试都不足以衡量铁电电容器在读取密集型应用中的性能。

典型的耐久性测试使用连续的读取/恢复循环，其中读取电容器，立即恢复，然后再次读取。保留测试测量恢复操作和下一次成功读取之间的最大时间。复旦大学的研究小组还测量了占空比，即给定时间内读取/恢复操作的次数。他们发现，较小的占空比会导致更早和更快的退化。他们假设脉冲之间的时间越长，空位迁移的时间就越多。

结论

工程师和材料科学家之间的合作始终是集成电路制造企业的重要组成部分，尤其是随着新设备从实验室中诞生并逐渐走向商业可行性。铁电存储器的最新发展凸显了晶体结构和界面缺陷等基本原理如何支持诸如耐久性和保留性等平凡的问题。

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